- TSMC는 2022 TSMC 테크놀로지 심포지엄에서 공식으로 N2(2나노 클래스) 공정 기술을 소개. TSMC N2 공정은 나노시트 트랜지스터[TSMC는 GAAFETs(gate-all-around field-effect transistors)로 칭함], 백사이드 파워 레일(backside power rail) 두 가지 신기술을 도입. 두 기술 모두 공정의 전성비 개선이 목적
- GAA 나노시트 트랜지스터는 4면이 모두 게이트(gate)로 둘러싸인 채널을 특징으로 하는데, 이는 누설 전류를 줄이고 채널을 늘려 전류 증가, 성능 향상, 전력 소모 및 비용 감소 효과를 가져옴. 이 나노시트 트랜지스터에 충분한 전력을 공급하고 전력의 낭비를 막기 위해, TSMC의 N2 공정은 백사이드 파워 딜리버리를 사용. 이는 TSMC가 판단하기에 BEOL(back-end-of-line, 배선 공정)의 저항을 줄이는 데 최적의 솔루션이라고
- N2 공정은 N3E 공정과 비교해 동일 전력 및 복잡도에서 10~15% 성능 향상 또는 동일 클럭 및 트랜지스터 수에서 25~30% 전력 절감을 이룸. 하지만 칩 밀도는 N3E와 비교해 1.1배 향상에 그침. 전반적으로 N2 공정은 풀 노드 수준의 성능 향상 및 전력 소모 절감을 제공하지만, 밀도 측면에서는 인상적이지 않음. 예를 들어, TSMC의 N3E 공정은 N5 대비 1.3배의 밀도 증가를 제공 했었음
- TSMC가 2022 테크놀로지 심포지엄에서 공개한 자료에서 N2와 N3E 공정의 트랜지스터 밀도를 설명하는데 다소 왜곡의 소지가 있는 '칩 밀도(chip density)'라는 지표를 사용한 점을 주의할 필요가 있음. 여기서 칩 밀도는 로직 50%, SRAM 30%, 아날로그 회로 20%로 구성됐다고 가정한 칩의 밀도를 의미. 현대적 칩 설계는 SRAM 집약적이지만, SRAM은 아날로그 회로와 마찬가지로 축소가 잘 이뤄지지 않음. 따라서 회로 부분 50%를 상정한 N2 공정은 N3E와 비교해 지지부진한 밀도 향상을 보여줄 전망. 만약 N3 공정의 밀도 개선판인 N3S와 비교할 경우, 그 결과는 더욱 인상적이지 못할 것
- TSMC는 N2 공정의 하이 볼륨 생산을 2025년 하반기에 시작할 것. 따라서 상용 2나노 칩은 2025년 말 또는 2026년에나 시장에 등장할 전망. 물론 그전에 TSMC가 다양한 N3(3나노 클래스) 공정을 제공하겠지만, 그건 또 다른 이야기임
이게 반도체 3사의 개발 로드맵인데 인텔은 7나노에서 갑자기 2나노로 퀀텀 점프를 하죠. 아마 이게 ASML의 신형 EUV 장비 도입과 관계가 되어 있는 것 같습니다. 인텔은 2024년에 TSMC, 삼성보다도 빨리 가장 먼저 신형 장비 도입을 하겠다고 발표했죠. (뒷돈을 대체 얼마나 썼을지..)
TSMC는 인텔보다 빠르게 도입하진 못하지만 2024년에 미리 신형장비 시험공정을 도입해서 준비하겠다고 발표를 했습니다. 그게 바로 2025년 2나노 공정이겠죠.
그에 비해서 삼성은 신형장비에 관련해서 아무런 발표가 없는데.. 과연 2025년 2나노를 따라갈 수 있을까요? 지금 뉴스로 보건데 신형 장비 도입 순서는 아무리 봐도 인텔, TSMC, 삼성 순입니다. 삼성한테 넉넉한 수량의 장비가 갖춰지는게 언제쯤이 될지 알 수도 없네요.